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WARNING:Pack:1542 - The register ddr_sdr_inst/tristate_q_0 has the property
   IOB=TRUE, but was not packed into the output side of an I/O component. The
   register ddr_sdr_inst/tristate_q_0 can not use TFF1 because the clock signal
   does not agree with register ddr_sdr_inst/ctrl.gen_d1[0].fddr3/ODDR2_inst.

entity blokk is
Generic(ROM1_cimbit:integer:=4;
       ROM2_cimbit:integer:=2            
      );
     
 Port(
     
      ROM1_Adat, ROM2_Adat:  in std_logic_vector(255 downto 0);
       
      ROM1_Cim    :  buffer std_logic_vector(ROM1_cimbit-1 downto 0):=(others=>'0');
      ROM2_Cim   :  buffer std_logic_vector(ROM2_cimbit-1 downto 0):=(others=>'0');
     
    );
end entity;


Architecture behavior of blokk is


Begin

Process()
        
   Variable Hamming : std_logic_vector(255 downto 0):=(others=>'1');
Begin   
   
   Hamming := (ROM1_Adat xor ROM2_Adat);
   
End Process;
End Architecture;

entity pipe is
  PORT
  (
    Clk         :  in std_logic;
    Reset       :  in std_logic;   
    A           :  in std_logic_vector(7 downto 0);
    B           :  in std_logic_vector(7 downto 0);
    OUT_1       :  out std_logic_vector(7 downto 0);
    OUT_2       :  out std_logic_vector(7 downto 0);
    OUT_3       :  out std_logic_vector(7 downto 0)
  );
end entity;

Architecture behavior of pipe is

Begin

  Process(Reset,Clk)
  variable var1                    :  STD_LOGIC_VECTOR (7 downto 0);
  variable var2                    :  STD_LOGIC_VECTOR (7 downto 0);
  Begin
    if (Reset='1') then
      var1 := x"00";
      var2 := x"00";
    elsif (Clk'Event and Clk='1') then
      OUT_1 <= A + B;         
      var1  := A + B;
      var2  := var1;
      OUT_2 <= var1;
      OUT_3 <= var2;
    end if;
  End Process;
End Architecture;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity blokk is
 Port(
       ROM1_Adat, ROM2_Adat:  in std_logic_vector(255 downto 0);
      Reset,Clk         :  in std_logic;
     
      ROM1_Cim    :  out std_logic_vector(3 downto 0);
      ROM2_Cim   :  out std_logic_vector(1 downto 0);
      Minta_cim         :  out std_logic_vector(1 downto 0);
      kimenet          :  out std_logic_vector(6 downto 0)
     
    );
end entity;


Architecture behavior of blokk is
Signal ROM1_Cim_tmp      : std_logic_vector(3 downto 0):="0000";
Signal ROM2_Cim_tmp      : std_logic_vector(1 downto 0):="01";
Signal Minta_cim_tmp    : std_logic_vector (1 downto 0):="00"; 

Signal Hamming_kiir      : STD_LOGIC_VECTOR (8 downto 0);
Signal Hamming_min      : STD_LOGIC_VECTOR (8 downto 0):=(others=>'1');
Begin
 
Process(Reset,Clk)
Variable Hamming_eredmeny : integer;
Variable Hamming          : std_logic_vector(255 downto 0):=(others=>'1'); --A vectorban tárolt egyesek értéke adja meg a 2 vector Hamming távolságát
Begin
 
   if (Reset='1') then
   ROM1_Cim_tmp<="0000";
   ROM2_Cim_tmp<="00";
   --Hamming_min<=(others =>'1');
   
  elsif (Clk'Event and Clk='1') then
   ROM1_Cim<=ROM1_Cim_tmp; 
   ROM2_Cim<=ROM2_Cim_tmp;
   Hamming := (ROM1_Adat xor ROM2_Adat);
   
   for i in 0 to 255 loop
      Hamming_eredmeny :=Hamming_eredmeny + conv_integer(Hamming(i));
     
   end loop;
   
   Hamming_kiir<=conv_std_logic_vector(Hamming_eredmeny,9);
    if(Hamming_eredmeny < Hamming_min) then               
       --minta_cim_tmp <= Rom1_Cim_tmp;    --itt tárolódik, hogy melyik cella tartalmazza a megtalált számot                                 
      --  Hamming_min <= Hamming_eredmeny;
     end if;
       
   
   
    if(ROM1_Cim_tmp<10) then         --Rekeszek címzésének előállítása
      ROM1_Cim_tmp<=ROM1_Cim_tmp + 1;
      Hamming_eredmeny:=0;
    else
      --ROM1_Cim_tmp<=ROM1_Cim_tmp + 1;
      ROM2_Cim_tmp<="00";
      Minta_cim <= Minta_cim_tmp;
      Hamming_min<="111111111";
    end if;
--     
--      if (minta_cim_tmp = "0000") then
--        kimenet<= "0000001";
--     elsif(minta_cim_tmp = "0001") then
--        kimenet<= "1111001";
--      elsif(minta_cim_tmp = "0010") then
--        kimenet<= "0010010";
--     elsif(minta_cim_tmp = "0011") then
--        kimenet<= "0000110";       
--     elsif(minta_cim_tmp = "0100") then
--        kimenet<= "1101100";
--     elsif(minta_cim_tmp = "0101") then
--        kimenet<= "0100100";
--      elsif(minta_cim_tmp = "0110") then
--        kimenet<= "0100000";
--      elsif(minta_cim_tmp = "0111") then
--        kimenet<= "0001111";
--     elsif(minta_cim_tmp = "1000") then
--        kimenet<= "0001111";
--     elsif(minta_cim_tmp = "1001") then
--        kimenet<= "0000100";
--     else
--        kimenet<= "0000000";
--     end if;
--                   
--                         
     
 
  end if;
End Process;
End Architecture;

transcript on
if {[file exists gate_work]} {
   vdel -lib gate_work -all
}
vlib gate_work
vmap work gate_work

vcom -93 -work work {18.vho}

vcom -93 -work work {F:/WIN_XP_APP/Elektro/DesignSoftware/Altera/QuartusII7.2/Projects/tebee/seven/18/seven.vht}

vsim -t 1ps +transport_int_delays +transport_path_delays -sdftyp /l1=18_vhd.sdo -L cycloneii -L gate_work -L work seven_vhd_vec_tst

add wave *
view structure
view signals
run -all